發布日期：2022-04-17 點擊率：40
【導讀】本篇文章主要對目前MOS封裝當中存在的一些限制進行了介紹，并提出了改善的必要性。在最后，還給出了提高總體能效的方法。希望大家在閱讀過本篇文章之后，能對MOS管的封裝有進一步的了解。
MOS管是半導體場效應管的簡稱。和MOS管相關的，大多數是與封裝有關的問題。在一些條件相同的條件下，目前主流的幾種封裝其實是存在著一定的限制的。那么這些限制都有哪些，由如何尋找出突破呢？
目前幾種主流的封裝中存在著如下幾種限制：
封裝電感
內部焊線框架內的漏極、源極和柵極連接處會產生寄生電感。而源漏極電感將會以共源電感形式出現在電路中，將會影響MOSFET的開關速度。
封裝電阻
MOSFET在導通時電阻即Rdson，這個電阻主要包括芯片內電阻和封裝電阻。其中焊線等引入的封裝電阻會因焊線數量的不同而有很大不同。
PN結到PCB的熱阻
源極的熱傳導路徑：芯片＞焊線＞外部引腳＞PCB板，較長的熱傳導路徑必然引起高熱阻，且焊線較細較長，封裝熱阻會更高。
PN結到外殼的熱阻
例如，標準的SO-8器件是塑封材料完全包封，由于塑料是熱的不良導體，芯片到封裝外殼的熱傳導很差。
改善的必要性
下面我們用例子說明一下改善這幾方面的必要性。
圖1
微處理器供電為例子，這是一個較為典型的BUCK同步整流的例子。簡單分析可知。現時CPU的工作頻率已經由MHz級轉向GHz 級，工作電壓為1.3V 左右。要求到供電電源上到MHz級電磁干擾在可控范圍，輸出電流0A~50A（考慮到筆記本電腦或平板電腦從“睡眠”到“大運算工作”，正常工作電流10A~20A）。其典型輸入電壓為7.5V 到21V，電路中控制和續流用的功率器件普遍采用30V 的MOSFET。如圖1所示。
此類電源系統的總體能效一般會要求在95%以上。
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如何提高總體能效?
要提高總體能效，我們要先對損耗產生機理進行分析。在此BUCK 同步整流電路中存在著多種功率損耗，這里主要考慮的損耗為開關管(Q1)和續流管(SR 同步整流管、Q2)的損耗。
從SR-BUCK 電路的工作原理可知：
Q1開通時，Q1存在著導通損耗、驅動損耗；
Q1關斷時，有輸出電容帶來的損耗；
而Q2在工作區間除了導通損耗、驅動損耗、開關損耗、還有體內二極管損耗問題。
借IR的實驗圖方便分析：
圖2
其中：Td 續流電流流向體二極管時間段;
Tramp Vds因漏極電感產生正向壓降;
Tq 積聚Coss與Qrr電荷時間段;
我們把這些損耗分為三部分，它們和電路、器件的相關性如下：
導通損耗
與MOSFET的 Rdson相關。這容易理解，且隨著輸出電流的提高，Rdson損耗也會相應地增加;
與體二極管的正向電壓Vsd相關。死區時間時，續流電流不得不從MOSFET溝道轉而流向體二極管，并由此產生額外的體二極管損耗。體二極管的導通時間很短，僅為50ns至100 ns左右，因而，這損耗經常忽略不計。但是，當輸出電壓和體二極管Vsd相近時，這損耗就不能忽略了。
柵極驅動損耗
取決于MOSFET的Qg。這也容易理解，MOSFET開啟時，必須對柵極進行充電，柵極積聚總電荷量為Qg后MOSFET飽和導通。MOSFET關斷時，則必須將柵極中的電荷放電至源極，這就意味著Qg將消散在柵極電阻和柵極驅動器中。
Qg與Rdson非線形反比。即并聯多個MOSFET降低Rdson 而降低導通損耗時，因Qg增大令驅動損耗會相應增大。
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Coss損耗
與MOSFET的輸出電容Coss相關。
Q2關斷時，必須將輸出電容充電至線電壓，因此，在關斷過程中產生的感應電量直接取決于MOSFET的Coss，且這些電量通過寄生電感、寄生電阻釋放時將觸發LC振蕩，并會由此對Q2的Vds產生電壓尖峰。
與MOSFET的反向恢復電荷Qrr有關
MOSFET關斷時，必須將Qrr移走，這部分電量會加入到上面的LC振蕩里。對一些專門為同步整流這方面設計的MOSFET器件來說，Qrr可以忽略不計，因為其對總功耗的影響微乎其微。
按上面的分類，容易看出，當輸出電流小時，導通損耗相對小;輸出電流大，導通損耗也相對大。而開關損耗(驅動損耗+輸出電容損耗)變化不大。（想一下，筆記本電腦從“睡眠”到“正常工作”，工作電流范圍：0A~20A。）
而三種損耗相對變化的幅度比例，我們再借IR的實測圖例來說明。
圖3
可看出，在輕負載條件下，導通損耗占總功耗的比例極低。在這種情況下，在整個負載范圍內基本保持不變的開關損耗是主要損耗。但是，當輸出電流較高時，導通損耗則成為最主要的損耗，其占總功耗的比例也最高。
因此，要優化SR MOSFET的效率，必須找到開關損耗與導通損耗之間的最佳平衡點。
圖4
如圖4所示。當Rdson超出最優值時，總功耗將隨Rdson的提高而線性增加。但當Rdson降至低于最優值時，總功耗也會因輸出電容的快速增加而急劇上升。如圖在1毫歐以下時，Rdson僅下降0.5毫歐姆，便會令總功耗提高一倍，從而嚴重降低電源轉換器的效率。
說到這里，我們回過頭，看看上面說到的焊線式封裝在封裝電阻和封裝電感兩方面的局限。
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封裝電阻的局限
以現在使用到的30V同步整流SR MOSFET，可達1~2毫歐姆的的導通電阻，而TO220的封裝電阻在1毫歐姆左右，這樣封裝電阻占總Rdson的比例高達50%以上。在耐壓高一些的MOSFET中（耐壓高，Rdson相對高），這個比例會相對低一些。但和無引腳的SMD封裝MOSFET比較，還是有一定差距的。看下面比較圖：
圖5
對同一工藝的MOS芯片，Rdson*Qg是相對固定值。選擇封裝電阻更低的封裝形式，在低Rdson下，追求更低的Qg，更低的Coss，提供更多的選擇。
封裝電感的局限
上面提到，SR MOSFET關斷時，Coss和Qrr的電荷通過寄生電感、寄生電阻釋放時將觸發LC振蕩，這樣會造成一個過沖高壓。因此需要盡量減少寄生電感。
圖6
如TO220封裝的寄生電感為10nH左右，甚至更高。無引腳SMD封裝，得益于其無引腳設計以及所采用的銅帶或夾焊技術，寄生電感可大大降低至0.2nH左右。以12V同步整流級為例，只要用低電感封裝來取代TO220封裝，就能將過沖電壓降低10V，參見圖6。
當電壓應力較小時，可以使用電壓值更低的MOSFET，以進一步優化系統的總體性能。上面說到的“無引腳SMD封裝”，現在市場上常見到的，如：DFN封裝（各廠家有不同命名）。
DFN封裝，是在SO-8的基礎上，對焊線互連形式進行改進，用金屬帶、或金屬夾板代替焊線，降低封裝電阻、封裝電感，并且改善了熱阻。DFN封裝的MOSFET，在低壓同步整流應用上的優勢是顯而易見的，各大半導體廠家都專門針對此封裝形式推出了不少器件產品。
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