ay: block;">隨著向更小工藝幾何尺寸的轉(zhuǎn)變,相關(guān)市場(chǎng)商機(jī)和成本壓力正使工藝開發(fā)和工藝采納周期的發(fā)展呈兩極分化。一方面,上市時(shí)間的壓力要求工藝可用性和推動(dòng)性項(xiàng)目更早實(shí)現(xiàn)；另一方面,由于工藝節(jié)點(diǎn)開發(fā)成本的增加,又要求設(shè)計(jì)團(tuán)隊(duì)盡可能延長(zhǎng)特定工藝節(jié)點(diǎn)的使用時(shí)間。這兩個(gè)彼此相悖的發(fā)展方向只能靠延長(zhǎng)節(jié)點(diǎn)開發(fā)和對(duì)制造節(jié)點(diǎn)的更長(zhǎng)時(shí)間支持這兩者之間的重疊期來實(shí)現(xiàn)。因此,我們將面臨以下幾點(diǎn)之間不斷縮小的時(shí)間窗口:
1. 制造工藝開發(fā)(節(jié)點(diǎn)可用)
2. 設(shè)計(jì)和制造基礎(chǔ)架構(gòu)的創(chuàng)建(節(jié)點(diǎn)準(zhǔn)備)
3. 45nm設(shè)計(jì)中技術(shù)、方法和工具的采用(節(jié)點(diǎn)采納)
在向45nm的轉(zhuǎn)換過程中,節(jié)點(diǎn)可用、節(jié)點(diǎn)準(zhǔn)備和節(jié)點(diǎn)采納的實(shí)現(xiàn)已變得極其復(fù)雜。影響因素包括設(shè)計(jì)和設(shè)計(jì)分析復(fù)雜性的提高；多個(gè)外包制造認(rèn)證體系的建立；使45nm工藝的生命周期與前幾代工藝節(jié)點(diǎn)保持一致的諸多壓力。
在45nm工藝采納的準(zhǔn)備方面,德州儀器(TI)公司的多學(xué)科團(tuán)隊(duì)與推動(dòng)性客戶及外部供應(yīng)商已預(yù)先合作多年,目的是推進(jìn)公司及其客戶采用45nm工藝設(shè)計(jì)技術(shù)。TI的芯片設(shè)計(jì)人員幾個(gè)月之前就開始使用45nm技術(shù),并發(fā)現(xiàn)這一次的節(jié)點(diǎn)轉(zhuǎn)換比上一代65nm工藝所經(jīng)歷的要困難得多。
要想預(yù)先把一些挑戰(zhàn)最小化,需要加強(qiáng)力量開發(fā)相關(guān)工具和方法,以滿足不同節(jié)點(diǎn)的工藝能力/性能和面積方面要求。而且應(yīng)該盡早與多家EDA供應(yīng)商接洽,共同推動(dòng)開發(fā)進(jìn)程,這樣一旦時(shí)機(jī)到來就能及時(shí)推出合適的解決方案,雖然這樣做可能會(huì)賺取EDA供應(yīng)商的很大部分短期收入,而且在某些情況下屬于投機(jī)性開發(fā)。
在45nm節(jié)點(diǎn)的可用、準(zhǔn)備和采納方面的技術(shù)工作主要面臨以下一些挑戰(zhàn):
工藝變異
工藝變異主要分為兩大類,即隨機(jī)性和系統(tǒng)性變異。兩者都很重要,都需要適當(dāng)?shù)姆椒ê土鞒?。工具和解決方案會(huì)根據(jù)從晶體管和電路級(jí)到IP模塊創(chuàng)建以及完整芯片裝配等不同的設(shè)計(jì)級(jí)別而變化。數(shù)字邏輯設(shè)計(jì)、存儲(chǔ)器設(shè)計(jì)和模擬設(shè)計(jì)對(duì)不同的工藝也有不同的要求和方案。
圖1:在向45nm的轉(zhuǎn)換過程中,節(jié)點(diǎn)可用、節(jié)點(diǎn)準(zhǔn)備和節(jié)點(diǎn)采納的實(shí)現(xiàn)已變得極其復(fù)雜。
目前,常常使用晶體管級(jí)的統(tǒng)計(jì)Spice模型、仿真和優(yōu)化來處理隨機(jī)性變異。具有統(tǒng)計(jì)或變異意識(shí)的提取、表征和統(tǒng)計(jì)靜態(tài)時(shí)序分析在門級(jí)和芯片級(jí)處理隨機(jī)性變異。在某些情況下,設(shè)計(jì)方法可提供低工作量規(guī)避或結(jié)構(gòu)性校正策略。目前在這一領(lǐng)域已有好幾種成熟的工具。實(shí)現(xiàn)及部署正在使用模型和設(shè)計(jì)提交方面帶來新的挑戰(zhàn)。
系統(tǒng)性變異可利用新的工具和模型來處理,比如化學(xué)機(jī)械拋光(CMP)、智能填充(smart fill)、蝕刻曲線、基于形狀的提取、應(yīng)力、溫度等等。這些工具不僅填補(bǔ)了許多空白,而且減輕了對(duì)更多設(shè)計(jì)邊界或過多不確定性余量的需求。此外還可以采用規(guī)避方法。設(shè)計(jì)人員必需避免與環(huán)境無關(guān)的門級(jí)提取損耗,或者采用的解決方案能夠維持源自提取的產(chǎn)能提升。這些問題向傳統(tǒng)ASIC方法和EDA工具套件的核心提出了挑戰(zhàn)。
DFM工具
DFM工具有助于解決光刻限制、OPC(光學(xué)接近校正)和RET(分辨率增強(qiáng)技術(shù))問題。然而,在嚴(yán)格的設(shè)計(jì)規(guī)則和DFM/TCAD工具的大規(guī)模使用之間如何達(dá)到平衡正在成為一個(gè)需要多加關(guān)注的新生問題。主要風(fēng)險(xiǎn)包括面積過大、功率過大以及計(jì)算和分析周期過長(zhǎng) (如果元件沒有進(jìn)行分析或建模的話,也可能會(huì)導(dǎo)致硅片失效) 。
基于規(guī)則的檢查工具:基于規(guī)則的傳統(tǒng)檢查工具在驗(yàn)證版圖方面的能力已在好幾個(gè)工藝節(jié)點(diǎn)上失效?？梢圆捎没诠饪毯凸に嚪抡婺Ｐ偷臒狳c(diǎn)檢查工具來增強(qiáng)傳統(tǒng)檢查能力。此外,工具的規(guī)模也是一個(gè)漸受關(guān)注的問題。
縮放:保持功率和性能以及縮小面積是一個(gè)艱巨的挑戰(zhàn)。一些物理和材料基礎(chǔ)理論表明,許多關(guān)鍵參數(shù)(如Lgate 和 Tox)的縮小幅度已有所減緩。導(dǎo)線阻抗越來越占主導(dǎo)地位,而金屬堆棧無法進(jìn)一步反向縮放以保持競(jìng)爭(zhēng)力。這種情況推動(dòng)著工藝的增強(qiáng)和設(shè)計(jì)側(cè)的變化,有時(shí)甚至?xí)恢狈祷氐较到y(tǒng)架構(gòu)。
功率管理:多年來, TI在手持設(shè)備功率管理方面一直走在前沿,利用每一代工藝不斷開發(fā)和推出新技術(shù)。對(duì)技術(shù)、工具和方法的大型工具包的需求進(jìn)一步使設(shè)計(jì)過程復(fù)雜化。這種例子包括時(shí)鐘門控、多電壓域/島、多vt、自適應(yīng)電壓和頻率調(diào)節(jié)、多種睡眠模式、偏置技術(shù)、功率門控等等。在45nm節(jié)點(diǎn),即使非手持設(shè)備設(shè)計(jì)團(tuán)隊(duì)也必須認(rèn)真考慮功率管理技術(shù)以優(yōu)化動(dòng)態(tài)功率和靜態(tài)功率。為了找到可把功耗降至最低并且能節(jié)省成本提高系統(tǒng)性能水平的方案,有許多特定設(shè)計(jì)參數(shù)可改變應(yīng)該運(yùn)用什么樣的技術(shù)以及運(yùn)用到什么程度這兩者間的平衡,比如活動(dòng)率、電源電壓、溫度范圍和系統(tǒng)架構(gòu)等。這意味著架構(gòu)設(shè)計(jì)/邏輯設(shè)計(jì)/物理設(shè)計(jì)之間需要保持緊密的交互和優(yōu)化。
復(fù)雜性:這些非常復(fù)雜的45nm系統(tǒng)級(jí)芯片上龐大數(shù)量的晶體管對(duì)規(guī)模和工具周期而言都是極大的挑戰(zhàn)。正確的增量工具、多節(jié)點(diǎn)分布式處理、更嚴(yán)格的層次化系統(tǒng)設(shè)計(jì)以及ESL等能力現(xiàn)在已變得至關(guān)重要。對(duì)400個(gè)以上存儲(chǔ)器、4千萬門電路和多個(gè)模擬模塊進(jìn)行手工底層規(guī)劃已經(jīng)不現(xiàn)實(shí),而這一領(lǐng)域的自動(dòng)化工具又尚未成熟。這種規(guī)模趨勢(shì)也進(jìn)一步提高了新型分析工具、新增邊界工具或設(shè)計(jì)提交閉合環(huán)的推出成本。
盡管存在這些挑戰(zhàn),業(yè)界在45nm設(shè)計(jì)方面仍有不俗的進(jìn)步。提過多方的共同努力,我們可以通過不斷創(chuàng)新來解決在向45nm及以下工藝節(jié)點(diǎn)發(fā)展過程中出現(xiàn)的問題。這也是一個(gè)明智的工程師應(yīng)該努力的方向。
作者:Clive Bittlestone
董事兼ASIC背板技術(shù)中心經(jīng)理
Mike Fazeli
全球EDA策略經(jīng)理
德州儀器公司
