1.引言
      FPGA器件結(jié)合了 ASIC的高性能和微處理器的靈活，不僅擁有豐富的邏輯資源，而且可以進(jìn)行方便靈活的配置。主動(dòng)配置方式盡管配置速度快、實(shí)現(xiàn)簡(jiǎn)單，但并未發(fā)揮 FPGA配置靈活的特點(diǎn)，適合于 FPGA用作單一應(yīng)用的場(chǎng)合，并且大容量的配置芯片及其占用的電路板面積也帶來(lái)了較高的成本；被動(dòng)配置方式需要使用外部控制單元產(chǎn)生配置時(shí)序，實(shí)現(xiàn)一般較為復(fù)雜，而且在目前常見(jiàn)的方案中，常由于接口速率限制 [1]或者采用微處理器介入數(shù)據(jù)傳輸?shù)仍颍斐膳渲盟俣炔桓摺?br/>     USB2.0協(xié)議在目前 PC外設(shè)的接口方案中非常流行，它支持高速率、多管道、多類型的數(shù)據(jù)傳輸，可以方便的構(gòu)建出高性能的數(shù)據(jù)傳輸通道和靈活的控制通道。
   本文提出了一種基于 USB接口的 FPGA SelectMap（并行被動(dòng)）配置方式的實(shí)現(xiàn)方案，不但具有被動(dòng)配置靈活、設(shè)計(jì)成本低的特點(diǎn)，而且實(shí)現(xiàn)簡(jiǎn)單、配置快速。方案以 Xilinx Spartan3系列目前最大容量的 500萬(wàn)門 FPGA（XC3S5000）作為配置目標(biāo)，選用 Cypress EZ-USB FX2LP作為 USB設(shè)備芯片，并使用其內(nèi)部的大容量端點(diǎn) FIFO，在 GPIF狀態(tài)機(jī)的控制下，實(shí)現(xiàn)了一個(gè)高性能的配置數(shù)據(jù)傳輸通道。配置的進(jìn)程則由設(shè)計(jì)的 USB請(qǐng)求來(lái)控制。此配置方案具有開(kāi)發(fā)簡(jiǎn)單、配置成本低、速度快、使用靈活的特點(diǎn)，具有很強(qiáng)的實(shí)用性。
2.系統(tǒng)的總體設(shè)計(jì)

     如圖 1所示，系統(tǒng)使用 USB通道連接上位機(jī)和 EZ-USB。EZ-USB是一塊高速 USB外設(shè)芯片，它支持 USB協(xié)議所描述全部四種傳輸模式，并擁有 1個(gè) 64Byte 的控制傳輸專用端點(diǎn)、2個(gè)緩存為 64Byte的普通端點(diǎn)和 4個(gè)緩存最大可達(dá) 1KB、并可以進(jìn)行四倍緩沖的大數(shù)據(jù)從端點(diǎn)轉(zhuǎn)移到外設(shè)（FPGA）的過(guò)程中，如果使用 USB設(shè)備芯片內(nèi)嵌的 8051 MCU進(jìn)行轉(zhuǎn)移的話，最快 8個(gè)時(shí)鐘周期才能傳輸一個(gè)字節(jié)的數(shù)據(jù)[2]，在 8051的時(shí)鐘周期為 48MHz情況下，傳輸速度為 6MB/s，遠(yuǎn)小于 USB通道的傳輸速率，會(huì)成為瓶頸而無(wú)法發(fā)揮出 USB傳輸通道高傳輸速率的優(yōu)勢(shì)；而如果通過(guò)位寬為 8bit的 FIFO來(lái)傳輸?shù)脑挘羁烨闆r下，每時(shí)鐘周期都可以傳輸一個(gè)字節(jié)數(shù)據(jù)[2]。在 EZ-USB中，大端點(diǎn)的緩存可以作為端點(diǎn) FIFO直接連接 FPGA的配置數(shù)據(jù)輸入口形成高速傳輸通道，端點(diǎn) FIFO的讀寫時(shí)序可由 EZ-USB內(nèi)嵌的 GPIF[4]（General Programmable Interface）產(chǎn)生，MCU可以不參與端點(diǎn)到 FPGA的數(shù)據(jù)轉(zhuǎn)移，只起到配置和控制的作用，在 FIFO位寬為 8bit，GPIF時(shí)鐘頻率為 48MHz的情況下，傳輸速率為 48MB/s，這樣數(shù)據(jù)從端點(diǎn)到 FPGA的傳輸速度超過(guò)了上位機(jī)到端點(diǎn)的 USB中斷傳輸管道的最大速度，不對(duì) USB傳輸通道構(gòu)成瓶頸。

3.配置時(shí)序的發(fā)生
    配置數(shù)據(jù)需要在配置時(shí)序的配合下寫入 FPGA[5]。GPIF是一個(gè)可編程的狀態(tài)機(jī)，它可以采集 5個(gè)輸入引腳（RDY）的狀態(tài)，并通過(guò) 5個(gè)輸出引腳（CTL）對(duì)外產(chǎn)生任意時(shí)序，因此可用來(lái)產(chǎn)生 FPGA的配置時(shí)序。表 1說(shuō)明了 FPGA在 SelectMap模式下各配置引腳的作用[5]，如圖 1所示，CCLK連接 EZ-USB提供的界面時(shí)鐘 IFCLK，D[7:0]連接端點(diǎn) FIFO，其它配置引腳連接著 GPIF狀態(tài)機(jī)的 RDY及 CTL引腳。為了確保各引腳的輸入有充足的建立時(shí)間供 FPGA采樣，F(xiàn)PGA的時(shí)鐘輸入應(yīng)與 GPIF的內(nèi)部時(shí)鐘倒相。

    本設(shè)計(jì)方案使用了一個(gè)控制端點(diǎn)（端點(diǎn) 0）和一個(gè)大端點(diǎn)（端點(diǎn) 2）傳輸數(shù)據(jù)。其中控制端點(diǎn)是所有 USB設(shè)備所必備的，它用于在設(shè)備枚舉時(shí)傳輸 USB請(qǐng)求和相關(guān)數(shù)據(jù)，在本設(shè)計(jì)中，控制端點(diǎn)還用來(lái)傳輸專門設(shè)計(jì)的 USB廠商請(qǐng)求來(lái)控制配置進(jìn)程、獲取配置狀態(tài)。大端點(diǎn)用來(lái)傳輸配置數(shù)據(jù)，由于配置數(shù)據(jù)需要及時(shí)、無(wú)誤的傳輸，因此使用可以同時(shí)保證傳輸準(zhǔn)確性和最大延時(shí)的中斷傳輸方式，并設(shè)置端點(diǎn)緩存為 1KB、做 4倍緩沖，最大傳輸間隔為一個(gè)微幀（125us），且每個(gè)傳輸間隔內(nèi)傳輸 3個(gè)有效載荷為 1KB的包（最后一個(gè)包的載荷可能小于 1KB），這樣配置數(shù)據(jù)在 USB通道中的傳輸速率可達(dá)到 3*1KB*（1/125us） =24000KB/s。