隨著無線設備數量的激增，設計人員正在使用越來越復雜多變的波形，來滿足應用在數據速率、干擾抑制、成本、封裝和低功耗方面的要求。這些波形需要有穩定的射頻源：可以根據需要進行調諧，而且同時具有頻率和相位捷變性。同時，射頻源還必須能夠提供高信號純度。滿足這些要求的解決方案就是直接數字合成器 (DDS)。

DDS 使用數字方法產生模擬波形，使其能夠利用數字方法的可編程性、更高的集成度和更低的成本。此外，DDS 可實現幾乎瞬時的頻率或相位改變，因此成為先進的數字調制技術（如頻移鍵控 (FSK) 和擴頻）以及干擾抑制技術（如跳頻）的主要來源。因此，DDS IC 正在迅速取代或增強傳統的鎖相環 (PLL) 和其他模擬射頻源，同時仍然可提供高穩定性和信號純度。

本文將介紹 DDS 技術的基礎知識以及如何指定 DDS IC。然后，將介紹一些合適的 DDS IC 解決方案，說明如何有效地應用它們。

直接數字合成的工作原理

數字合成以相位累加器為基礎，累加器可生成一系列數字狀態，其值呈線性增長而形成數字斜坡信號。這一信號具有周期性，表示輸出波形的瞬時相位，弧度范圍為 0 到 2p。這是查找表的數字輸入；查找表用于將數字斜坡信號轉換為正弦波（圖 1）。盡管最常見的 DDS 輸出波形是正弦波，但也容易產生斜坡信號、三角波和方波。

圖 1：直接數字合成器基于相位累加器，累加器可產生波形瞬時相位。查找表提供了相幅轉換，該轉換應用于數模轉換器，經過濾波后產生所需的模擬輸出。（圖片來源：Digi-Key Electronics）

相幅轉換查找表的輸出會發送到數模轉換器 (DAC)，并轉換成模擬波形，即最常見的正弦波。由于 DAC 的輸入是一系列采樣值，因此輸出具有量化步長。這些步長在頻域內以采樣率的倍數產生頻譜圖像，而這些圖像是不需要的。在 DAC 之后放置低通濾波器，便能抑制這些不需要的頻譜響應。

相位累加器

相位累加器是一種模 N 計數器，具有 2^N 個數字狀態，這些狀態會在每個系統時鐘輸入脈沖發生時逐漸遞增。增量的大小取決于應用于累加器相加級的調諧字 M 的值。該調諧字確定了計數器增量的步長。這將決定輸出波形的頻率。

相位累加器的長度通常為 24 - 48 位；24 位累加器共有 2²⁴（即 16,777,216）個狀態。這一數字表示 0 到 2p 弧度之間的相位值數量，或者說是可實現的相位增量。對于 24 位相位累加器，相位分辨率為 3.74 E-7 弧度。如果使用更大的相位累加器，相位增量會變得更加精細。

直觀顯示相位累加器運行情況的一種方法是，將累加器運行看作一個相位輪（圖 2）。

圖 2：16 狀態相位累加器運行的簡化圖，使用相位輪來直觀顯示調諧字如何影響 DDS 的輸出頻率。（圖片來源：Digi-Key Electronics）

累加器狀態具有周期性，顯示為一個圓圈上的點。這些點表示累加器的各個相位狀態。在本例中，為簡單起見，假設累加器有 16 個狀態。如上方的圖所示，如果調諧字等于 1，那么每個時鐘的步長增量均為 1，而且在整個周期內選中了所有狀態。

相位輪的右側顯示的是每個狀態的模擬輸出。由于這是一個量化器件，因此模擬輸出將保持其當前狀態，直到時鐘將相位輪推進到下一個狀態。輸出波形由包含 16 個值的單個量化正弦波周期組成。

在下方的圖中，調諧字的值設置為 2。這時的相位輪上每隔一個狀態被選中。對應的模擬輸出由兩個周期組成，每個周期有 8 個幅值，因此總共有 16 個狀態。由于調諧字設置為 2，因此輸出頻率現在是之前所獲值的兩倍。

DDS 的輸出頻率由調諧字的值設定，并且按調諧字的值成比例地增加。采樣率在系統時鐘速率下保持不變，而且輸出采樣之間的時間恒定。輸出頻率取決于調諧字增量，因此隨著調諧字的值增大，每個輸出周期中的步長數會減少，從而增加了頻率。調諧字可以增大到每個周期只有兩個采樣點，從而使 DDS 輸出達到其奈奎斯特頻率，即系統時鐘速率的一半。通常，DDS 在設計上限制為輸出頻率總是小于奈奎斯特極限值。

除了系統時鐘頻率，DDS 的輸出頻率還取決于調諧字的值和累加器的長度。該輸出頻率由等式 1 表示：

等式 1

其中：

f_out 表示 DDS 輸出頻率

M 表示調諧字的值

f_c 表示系統時鐘頻率

N 表示相位累加器的長度

相位累加器的輸出是輸出波形的瞬時相位，用來驅動相幅轉換器。相幅轉換器可輸出一個數字值，其值為輸入相位的正弦波形幅度。

請注意，用于驅動相幅轉換器的位數小于用于相位累加器的位數。這種情況稱為相位截斷，用來減少相位累加器后面的數字級芯片面積和功耗。雖然這確實會導致一些雜散的頻譜成分（稱為截斷雜散），但經過精心設計后可達到最小化。

使用輸出低通濾波器的原因

圖 2 所示的波形由于其階躍特性而富含諧波。因此，必須使用低通濾波器來消除這些頻譜諧波，以及 DDS 中其他工藝產生的其他雜散頻率響應。

例如，圖 3 顯示了一個器件在時鐘頻率為 f_c、輸出頻率小于 f_c/2 時的 DDS 輸出頻譜。該輸出頻譜顯示了輸出頻譜線 f_out，及其高于和低于時鐘頻率的鏡像頻率，還有高達和超過第三次諧波的所有諧波。

圖 3：系統時鐘頻率為 f_c、輸出頻率為 f_out 的 DDS 頻譜圖，顯示高達時鐘第三次諧波的輸出頻率成分。（圖片來源：Analog Devices）

DDS 輸出頻率范圍為 0 Hz 到奈奎斯特極限 f_c/2。sin(x)/x 整形是由于時域中的量化信號而引起，如圖 2 所示。sin(x)/x 函數的零值發生在時鐘頻率及其所有諧波處。要在輸出范圍內提高幅度平坦度，可通過幅值校正來取消 sin(x)/x 整形。

為了顯著減小超過奈奎斯特頻率的頻譜成分幅度，采用了具有高于 DDS 頻率范圍的銳截止特性的低通濾波器。如果將 DDS 頻率范圍擴展到奈奎斯特頻率，則濾波器需要無限陡的截止斜率，以便排除時鐘頻率的低鏡像頻率，否則會與奈奎斯特頻率重疊。這也是 DDS 頻率范圍很少擴展到奈奎斯特頻率的一個原因。

使用商業 DDS IC 進行設計

在選擇和使用 DDS 時需要考慮很多因素。首先，要考慮應用所需的必要功能：所需的頻率范圍、幅度和偏移范圍、波形、分辨率和調制能力。信號純度通常是選擇信號源時考慮的因素。無雜散動態范圍 (SFDR)、總諧波失真 (THD) 和相位噪聲都是重要的參數，同樣重要的還有功耗，尤其是在移動應用中。

低功耗 DDS 的一個良好范例是 Analog Devices 的 AD9834BRUZ-REEL7（圖 4）。該器件由一個三線串行接口控制，使用一個 3 伏電源，功耗僅為 20 毫瓦 (mW)。它能夠輸出正弦、斜坡和方波函數，最大時鐘頻率為 50 兆赫 (MHz)，在圖中顯示為數字時鐘輸入 MCLK。根據之前的奈奎斯特討論，該時鐘頻率意味著它可以輸出最高 25 MHz 的波形。

圖 4：Analog Devices 的 AD9834 低功耗 DDS 內部功能示意圖。該器件使用一個 3 V 電源，功耗僅為 20 mW，能夠生成最高 25 MHz 的正弦、斜坡和方波函數。（圖片來源：Analog Devices）

相位累加器的長度為 28 位，在 50 MHz 的時鐘頻率下產生 0.186 Hz 的頻率分辨率。相位噪聲也取決于 MCLK 輸入的質量，顯示為載波偏移的函數（圖 5）。若是 AD9834，對于 2 MHz 的 F_OUT 和 50 MHz 的 MCLK，在載波偏移為 1 kHz 時，相位噪聲為 -120 dBc/Hz。

圖 5：相位噪聲取決于 MCLK 的質量，對于 2 MHz 的 F_OUT 和 50 MHz 的 MCLK，在載波偏移為 1 kHz 時，相位噪聲顯示為 -120 dBc/Hz。（圖片來源：Analog Devices）

內置 DAC 的分辨率為 10 位，而窄帶 SFDR 通常優于 -78 dB。

AD9834 的特點包括雙頻和相位寄存器，因此既支持調頻，也支持調相。此外，可以繞過正弦只讀存儲器 (ROM)，而使用相位累加器輸出來驅動 DAC 生成斜坡函數。輸出引腳可提供符號位，該位可用于提供方波來生成時鐘。

為了幫助設計工作，供應商通常會提供精選的工具來簡化工作。AD9834 DDS 由 Analog Devices 的 nicDB=-66&useFilters=1&fType=0&fTop=1&fOrder=7&fc=37.5M&fRipple=0.5" target="_blank">ADIsimDDS 提供支持，這是一個交互式在線設計工具，可幫助設計人員評估各種配置，包括輸出頻率、調諧字和基準時鐘（圖 6）。

圖 6：利用 Analog Devices 的 ADIsimDDS 交互式設計工具，設計人員可以試驗各種 DD 配置和濾波選擇。（圖片來源：Analog Devices）

ADIsimDDS 程序首先提示選擇特定的 DDS 產品，在本例中是 AD9834。在用戶輸入系統時鐘頻率和所需的輸出頻率后，該程序將計算相位累加器的調諧字。頻域顯示器將顯示 DDS 輸出的頻譜，包括輸出信號、諧波、DAC 鏡像、時鐘諧波和時鐘鏡像。若要了解不同濾波器對輸出頻譜的影響，可以對 DDS 輸出應用濾波器仿真器。

如果設計需要更高的性能和頻率，可以選擇 Analog Devices 的 AD9952YSVZ-REEL7，其最大時鐘頻率為 400 MHz，可以產生最高 200 MHz 的正弦信號，而相位噪聲較低，在 160 MHz（±100 千赫 (kHz) 偏移）A_OUT 時 SFDR 指定為大于 80 dB。如果直接與 AD9834 相比較，其窄帶 SFDR 在 20 MHz 時通常為 -70 dB，當然這取決于頻率。

AD9952 不使用 MCLK 輸入。相反，它有內置時鐘振蕩器及關聯的 PLL 倍頻器，后者可以使用單個外部晶體，將時鐘頻率倍增 4 到 20 倍（圖 7）。該 DDS 擁有自己的內部系統時鐘（最高 400 MSPS），因而能夠實現低相位噪聲（1 kHz 偏移時 ≤ -120 dBc/Hz）。

圖 7：AD9952 采用外部晶體的輸入，并產生自己的內部系統時鐘，以更好地控制更高性能所需的條件，如較低的相位噪聲。（圖片來源：Analog Devices）

AD9952 還具有 32 位相位累加器和 14 位 DAC。該 DDS 通過串行接口進行控制。

對于更寬的頻率范圍，可以選擇 Analog Devices 的 AD9957BSVZ-REEL，能支持最高 1 千兆赫 (GHz) 時鐘速率，輸出頻率最高 400 MHz，適用于高級通信應用。該器件使用 32 位相位累加器和 14 位高速 DAC，主要用作正交調制器，可產生由八個相位/頻率寄存器控制的同相 (I) 和正交 (Q) 成分。它們可用于在輸出端生成正交調制數據流。可選的逆 SINC (sin(x)/x) 濾波器可用來補償前面討論的 sin(x)/x 整形。

以上是三個已上市銷售的 DDS 集成電路的例子，這些電路的功能涵蓋從簡單到復雜的信號生成。

總結

隨著設計人員不斷面臨改善無線系統性能、尺寸、成本和功耗的挑戰，DDS 已證明是一個不錯的選擇。它們為信號生成帶來了數字穩定性、捷變性和可重復性，可提供多種輸出波形和先進的調制能力，包括跳頻和相位跳變。隨著這些 DDS 進入設計人員的工具包，供應商也在通過使用高級工具來簡化選擇和集成工作，從而縮短設計過程。