系統(tǒng)工程師在開發(fā)復(fù)雜的電子產(chǎn)品，例如傳感器和傳感器接口應(yīng)用時，他們所面臨的重大挑戰(zhàn)為更小的外形尺寸、杰出的功能、更佳的效能及更低的物料列表成本(BoM)。 設(shè)計者可以采用具有較高整合密度的較小制程節(jié)點來縮減晶方尺寸，同時也能使用先進的封裝技術(shù)來實現(xiàn)系統(tǒng)小型化。

　　3DIC成為縮小傳感器IC新解方

　　對于更高系統(tǒng)整合度的需求持續(xù)增加，這不只促使傳統(tǒng)的組裝服務(wù)供貨商，也推動半導(dǎo)體公司開發(fā)更創(chuàng)新和更先進的封裝技術(shù)。 最具前景且最具挑戰(zhàn)性的技術(shù)之一就是采用硅通孔(TSV)的三維積體(3DIC)。 3DIC技術(shù)現(xiàn)在已被廣泛用于數(shù)字IC(例如，內(nèi)存IC、影像傳感器和其他組件的堆棧)中，其設(shè)計和制造方法已經(jīng)在數(shù)字世界中獲得成功證明。 接下來，設(shè)計者要如何將3DIC技術(shù)成功導(dǎo)入以模擬和混合訊號為主的的傳感器IC中？

　　在今日，走在前面的模擬和混合訊號IC開發(fā)商已開始意識到采用模擬3DIC設(shè)計的確能帶來實質(zhì)好處。 智能傳感器和傳感器接口產(chǎn)品鎖定工業(yè)4.0、智能城市或物聯(lián)網(wǎng)(IoT)中的各種應(yīng)用。 在各種芯片堆棧技術(shù)中，TSV和背面重新布局層(BRDL)可用來替代傳統(tǒng)金線接合，此技術(shù)的用處極大。

　　3D積體技術(shù)，特別是來自領(lǐng)導(dǎo)晶圓代工業(yè)者的特殊模擬TSV技術(shù)，在結(jié)合正面或背面重新布局層(RDL)后，由于互連更短且能實現(xiàn)更高的整合度，因此能以更小的占板面積提供更多功能。 特別是小尺寸的TSV封裝技術(shù)(總高度在0.32mm范圍內(nèi))能解決智能手表或智能眼鏡等穿戴式裝置的的小尺寸需求。

　　在不同的芯片或技術(shù)組合中，TSV技術(shù)還能提供更高水平的靈活度，例如采用45奈米制程的數(shù)字芯片中的芯片至芯片堆棧，以及在模擬晶圓(例如180nm)中，微機電(MEMS)組件或光傳感器和光電二極管數(shù)組的堆棧，這只是其中的幾個例子。

圖1 采用標準打線接合的傳感器芯片

圖2 采用TSV背面連接的傳感器芯片

　　模擬3DIC技術(shù)通常是透過建造芯片正面到IC背面的電氣連接來實現(xiàn)傳感器應(yīng)用。 在許多傳感器應(yīng)用，例如光學(xué)、化學(xué)、氣體或壓力傳感器中，感測區(qū)域是位在CMOS側(cè)(晶圓的頂端)。 芯片和導(dǎo)線架之間最常用的連接是打線接合(Wire bonding)(圖1)。 無論是使用塑料封裝，或是將裸片直接接合在印刷電路(PCB)或軟性電路板上，對于某些會將感測區(qū)域暴露出來的應(yīng)用而言，打線接合并非理想的解決方案。 采用專業(yè)晶圓代工業(yè)者的專有TSV技術(shù)，可以利用TSV、背面RDL和芯片級封裝(WLCSP)(圖2)來替代打線。